Se realiza un diseño complejo que realiza la modulación IQ de una señal de entrada. Se dispone en el circuito de 2 memorias ROM con las señales seno y coseno que deben multiplicarse por la entrada y sumarse a continuación. 
Se realizan 2 tipos de circuitos, multiplicador y sumador de formas distintas, haciendo uso de un IP Core multiplicador y en el sumador, haciendo uso de la primitiva del bloque DSP48 específico de las FPGA de Xilinx.